9月4日，一篇署名华为工程师何庭波的预印本论文《华为 τ（韬）芯片本该过热烧毁？》在 ChinaXiv 平台公开。论文系统披露了华为“τ（韬）定律”的底层原理，并放出麒麟 2026 芯片的实测数据：晶体管密度从 1.55 亿/平方毫米提升至 2.38 亿/平方毫米，增幅约 55%。
论文给出的功耗数据同样值得注意。实测数据显示，麒麟 2026 的 NPU 功耗下降 66%，GPU 功耗下降 58%，CPU 性能大核功耗下降 41%。这组数字直接回应了行业里“3D 堆叠必定发热失控”的普遍担忧。
绕开 EUV 的第三条路
传统摩尔定律靠缩小晶体管几何尺寸换性能。受外部条件限制，华为无法用 EUV 极紫外光刻继续推进制程，论文提出的 τ 定律换了个思路：不追求把晶体管做小，而是压缩信号在芯片内部传输的特征延迟 τ。比的不是晶体管能排多密，而是信号跑完一段路要多久。
逻辑折叠是这套理论的核心落地技术。它依托 3D 混合键合工艺，把原本平铺在平面的电路拆成多层垂直堆叠的硅片裸片，再用微米级垂直互连桥接各层，把漫长的水平走线换成距离极短的垂直跳转。
关键参数上，麒麟 2026 实现 1.5μm 键合节距，垂直互连数量达到 5000 万根；论文还披露，下一代麒麟 2027 已达成 1μm 键合节距，垂直互连突破 1 亿根。
工艺定义也有变化。华为把混合键合当作晶圆级器件制造工序，而不是常规封装工艺来对待，逻辑折叠从制造到良率管理，走的都不是封装厂的老路。
论文同时强调，τ 定律不等于天然低功耗。逻辑折叠架构可以在省电和性能模式之间切换，最终功耗取决于具体工作负载。
何庭波今年 5 月 25 日已在 IEEE ISCAS 2026 上以“韬(τ)定律”为题做过主旨演讲。此次论文公开，相当于把演讲中的核心逻辑以可检索的预印本形式固定下来。从论文披露的麒麟 2027 参数看，这套延迟缩放路线还在继续提速。
